Disseny i Implementació d'una jerarquia de memòria en un processador MIPS
Tutor/a - Director/a
Estudiant
Riera Villanueva, Marc
Tipus de document
Treball Final de Grau
Data
2013
rights
Accés obert
Editorial
Universitat Politècnica de Catalunya
Titulacions
UPCommons
Resum
[CATALÀ] Primer s'explicarà breument l'arquitectura d'un MIPS, la jerarquia de memòria i el funcionament de la cache. Posteriorment s'explicarà com s'ha dissenyat i implementat una jerarquia de memòria per a un MIPS implementat en VHDL en una FPGA.
[ANGLÈS] First, the MIPS architecture, memory hierarchy and the functioning of the cache will be explained briefly. Then, the design and implementation of a memory hierarchy for a MIPS processor implemented in VHDL on an FPGA will be explained.
