APRÈN. Portal de la producció docent del professorat de la UPC

El análisis de sentimiento es una tarea del campo de la inteligencia artificial cuyo propósito es determinar la polaridad del sentimiento de un texto. El objetivo de este proyecto es desarrollar un modelo basado en la arquitectura de transformers para analizar reseñas de restaurantes publicadas en Google Maps y asignar una puntuación del 1 al 5, donde 1 representa un sentimiento negativo y 5 un sentimiento positivo. El trabajo realizado en este proyecto ha consistido en adaptar el modelo BERT a la tarea de clasificación y entrenarlo. Además, se ha indagado en la mejora de los resultados y se han realizado experimentos utilizando una implementación propia de la misma arquitectura, para evaluar si un modelo más pequeño puede obtener mejores o peores resultados que BERT. El principal desafío de este trabajo ha sido el desarrollo de la arquitectura de transformers, incluyendo el de la capa de encoder y la transformación de su salida en probabilidades para predecir cada puntuación. Otro reto importante ha sido la transformación de datos categóricos a numéricos, para que el modelo sea capaz de procesarlos. Esta implementación ha permitido explorar en mayor profundidad el funcionamiento del mecanismo de atención, un componente clave en el avance de la inteligencia artificial, proporcionando una base sólida para trabajos futuros.

Actualment la infraestructura OmpSs@FPGA integra modelo de programació paral.lela basat en tasques heterogeneas. Aquestes tasques es poden executar a una FPGA i a un SMP. Per poder crear els acceleradors es necessari crear una capa adicional de codi (wrapper) sobre el codi a accelerar del programador. Això implica que es precisa generar codis tant en llenguatge en alt nivell com en codi de descripció de hardware. Es per això que es precisa un mecanisme de test d'aquest software/hardware que es genera. Aquest projecte fa la realització d'IPs en HDL pel testeig unitari, amb simulació, dels codis hardware de suport a OmpSs@FPGA: wrapper de comunicació i sincronització amb el hardware runtime. El wrapper pot tenir dues modalitats, amb i sense generació de tasques des de la FPGA. El test de components s'ha de fer amb RTL, automatitzant tot el procés a partir d'una aplicació.

En este Trabajo de Fin de Grado, realizado en colaboración con el Barcelona Supercomputing Center y la Universitat Politècnica de Catalunya, abordé el desafío de instrumentar el entorno de programación HIP de AMD para generar trazas de ejecución en aplicaciones que utilizan GPUs de AMD. Este enfoque es importante debido al aumento en la adopción de HIP como alternativa a CUDA de NVIDIA, especialmente en sistemas que solo incorporan hardware de AMD. El objetivo principal del proyecto ha sido ampliar la funcionalidad de la herramienta Extrae, que se utiliza para la instrumentación de aplicaciones y la recopilación de datos de ejecución, para incluir soporte de instrumentación al runtime HIP. Esta ampliación implicó además tener en cuenta la integración con la herramienta Paraver, permitiendo la visualización y análisis de las trazas generadas. Se hizo especial énfasis en soportar múltiples runtimes y entornos de ejecución, específicamente HIP, OpenMP y OpenMPI, y su interoperabilidad; lo cual es esencial para el análisis de rendimiento en entornos de computación de alto rendimiento a nivel de acelerador, nodo y clúster. Los objetivos secundarios incluyeron la evaluación de herramientas existentes de análisis de rendimiento, el desarrollo de un profiler personalizado para HIP, y la evaluación de diversos métodos de interposición para capturar eventos y operaciones específicas en HIP. Para gestionar eficazmente el proyecto, adopté una metodología Agile organizada en sprints que permitieron una planificación flexible y adaptativa. Utilicé herramientas de gestión de proyectos como Trello y técnicas de planificación como diagramas de Gantt para supervisar el progreso y asegurar una ejecución sistemática. Tambien se incluye en el alcance la relacición de un estudio detallado sobre la sostenibilidad económica del proyecto, lo cual fue importante para entender si se ha realizado un uso eficiente de los recursos y la viabilidad de los costos a nivel empresarial. El proyecto ha concluido con la validación de la herramienta desarrollada, proporcionando un análisis exhaustivo de su funcionalidad y eficacia. Para ello, se han realizado pruebas en los sistemas con aceleradores gráficos disponibles, en los que se ha podido validar su correcto funcionamiento tanto con hardware AMD Instinct en el cluster CTE-AMD de Marenostrum 4 como con hardware NVIDIA HOPPER en el clúster ACC del recién inaugurado Marenostrum 5. Las lecciones aprendidas y las recomendaciones para investigaciones futuras en este campo vital también formaron parte de las conclusiones de mi trabajo, ofreciendo un camino claro para la continuación del desarrollo de las herramientas del departamiento de herramientas del BSC.

Los sistemas integrados se encuentran en todas partes, el rango de estos abarca desde la industria automovilística controlando sistemas críticos hasta los electrodomésticos más básicos que se pueden encontrar en una casa. En este proyecto se pretende diseñar y desarrollar un sistema integrado que permita jugar una partida de ajedrez entre dos jugadores. Para ello se ha construido desde cero un tablero de ajedrez junto a una matriz de leds. El sistema recoge las jugadas de cada usuario, las procesa y las muestra en el tablero mediante las luces leds que contiene cada casilla.

Aquest treball de fi de grau presenta el disseny, implementació i validació del suport d'OmpSs-2@FPGA per a Clang. Aquesta eina permet la programació de tasques per a la seva execució en FPGA en els llenguatges de programació C i C++, utilitzant el mateix codi que s'usaria en una implementació d'aquesta tasca per a la CPU. Aquest projecte s'ha desenvolupat al BSC (Barcelona Supercomputer Center), amb l'equip de Programing Models. Aquest projecte parteix de la implementació ja existent d'OmpSs@FPGA i d'OmpSs-2@FPGA per a Mercurium (compilador font a font del BSC), del qual se n'ha extret els coneixements principals per a la implementació del projecte. Aquesta implementació genera a partir de la informació extreta del codi de l'usuari un fitxer en C++ amb totes les transformacions necessàries perquè un segon compilador del fabricant de la FPGA pugui generar el maquinari necessari per a executar les tasques que l'usuari ha programat. Aquestes transformacions suposen tant la generació de codi addicional a partir de la informació disponible a les tasques, com la transformació del codi de l'usuari per a adaptar-lo a les necessitats de les FPGA. Addicionalment, s'ha afegit la possibilitat d'instrumentar el codi de l'usuari un cop dins la FPGA, permetent així avaluar el rendiment de les tasques generades gràcies a la llibreria d'instrumentació d'OVNI. Amb aquesta eina, s'ha simplificat el desenvolupament de codi d'usuari per a FPGA i s'ha eliminat la dependència amb Mercurium, simplificant també el desenvolupament del compilador.

En criptografía, un Secure Channel Protocol es una forma segura de transmitir datos sensibles entre el Host y el Secure Element. A través de la autenticación, usando llaves criptográficas, un \acrshort{scp} ofrece protección frente al espionaje y manipulación de los datos. En este proyecto, se propondrá el diseño de la arquitectura e implementación de la variante 'c' del Secure Channel Protocol 11, basado en Elliptic Curve Cryptography (ECC), para autenticación mutua e iniciación de canal seguro, utilizando llaves Advanced Encryption Standard (AES) para mensajería segura. Esta variante se basa en las especificaciones públicas descritas en globalplatform.org La realización de dicho proyecto se efectuará dentro de un equipo de ingenieros usando metodología SCRUM para cumplir con los objetivos, que se propondrán en esta memoria, de forma eficaz y satisfactoria.

Aquest Projecte de Fi de Màster està dividit en dues parts. La primera, investigar si les empreses busquen professionals del Cicle Formatiu de Grau Superior d'Administració de Sistemes Informàtics i Xardes amb coneixements de Metodologies Àgils, Cloud computing, Internet de les Coses i Geolocalització. La segona part, proposar un Mòdul Professional que inclogui aquestes àrees de coneixement.

Este Proyecto de Fin de Máster está dividido en dos partes. La primera, investigar si las empresas buscan profesionales del Ciclo Formativo de Grado Superior de Administración de Sistemas Informáticos y Redes con conocimientos de Metodologías Ágiles, Cloud computing, Internet de las Cosas y Geolocalización. La segunda parte, proponer un Módulo Profesional que incluya estas áreas de conocimiento.

Aquest projecte està basat en una necessitat real del centre de Cáritas Cerdanyola. En aquest document es recull la planificació i implementació de la solució proposada, així com tota la informació necessària per al correcte funcionament de l'aplicatiu. Caritapp és una aplicació d'escriptori que permet gestionar la repartició d'aliments i els seus receptors, i generar documents d'entrega per al Fons d'Ajuda Europeu per a les Persones Més Desafavorides (FEAD).

Programación Consciente de la Arquitectura (PCA) es una asignatura del Grado en Ingeniería Informática que busca el aprendizaje de técnicas de optimización en lenguaje de alto nivel que dependen de la arquitectura del computador. Hace unos años PCA utilizaba un servidor Intel que permitía a los estudiantes subir código para que fuera analizado automáticamente en base a la experiencia del profesorado. El análisis era para arquitecturas x86 y facilitaba tener un primer feedback asíncrono sin la presencia del profesorado. Esto impulsaba una mejor evolución del alumno ya que no se tenía que esperar a recibir respuesta. Tras el análisis se indicaba al alumnado si su código era correcto y se habían aplicado las técnicas de optimización esperadas. Para añadir al temario la optimización mediante generación de hardware para una FPGA, PCA empezó a utilizar las Zedboard, unas FPGA con procesadores ARM. Este cambio supuso abandonar las funcionalidades del antiguo servidor Intel. También provocó que el profesorado tuviera que configurar sistemas con el software preparado en un disco duro externo para todas las tareas de compilación y soporte de las placas Zedboard. Otra dificultad añadida era que los alumnos sólo podían disponer de las placas cuando iban al laboratorio, con la gestión de préstamo e instalación de cables y conexión que el proceso conlleva. Con el objetivo de recuperar las funcionalidades perdidas y adaptarlas a la arquitectura ARM, este proyecto pretende desarrollar una plataforma específica. Para ello se establece un sistema basado en dos componentes principales: un clúster de Zedboards que permita el trabajo remoto sin necesidad de préstamo, y una página web que posibilite el análisis de código del estudiante. Esta aplicación web también incorpora metodologías docentes basadas en la gamificación, como retos y rankings.

Aquest treball de fi de màster té com a objectiu programar una unitat formativa existent i avaluar l'impacte de la gamificació en la motivació dels alumnes, l'aprenentatge i en els resultats. Per a això vaig crear i posar en pràctica 2 activitats d'aprenentatge en el cicle formatiu de grau superior CFGS Desenvolupament d'aplicacions multiplataforma (CFPS ICB0). En la primera activitat vam utilitzar la gamificació i en la segona no, d'aquesta manera vam comparar amb els mateixos alumnes l'experiència i els resultats. A més, les activitats plantejades simulen un entorn professional real perque els alumnes descobreixin l'aplicabilitat de les solucions tecnològiques CRM ( Customer Relationship Manager) i en el cas que els agradin, els serveixi com a experiència per optar a posicions similars en el seu futur professional . Per posar en context, aquest tipus de solucions CRM són utilitzades per les empreses per relacionar-se amb els seus clients des de l'àmbit comercial, atenció al client i màrqueting principalment. Finalment, i no per això menys important, també es pretenia que els alumnes i el professorat ens ho passéssim bé aprenent.

Actualmente por las calles circulan vehículos de edades muy dispares. Estos vehículos no están pensados para actualizarse e implementar nuevos sistemas de seguridad. Es por esto que cuanto más longevo es un vehículo menos sistemas de seguridad implementa. Además, a pesar de que todos los vehículos utilizan un bus CAN para comunicar todos sus dispositivos, cada fabricante implementa un sistema de mensajes propietario, de este modo un dispositivo solo será compatible con vehículos de la misma marca y en ocasiones modelo. Con el objetivo de estandarizar la comunicación de dispositivos, ampliando así la compatibilidad del vehículo, y añadir la capacidad de implementar nuevos dispositivos, pudiendo así agregar nuevos sistemas de seguridad al vehículo. En este proyecto, se ha confeccionado un sistema que busca substituir o implementar un ordenador de a bordo capaz de gestionar todo tipo de dispositivos.

With the discovery of quantum computing, the security of modern cryptographic algo- rithms has suffered. The continuous progress in the development of quantum computing causes the need for algorithms that are resistant, post-quantum algorithms. One of the protocols affected by quantum computers could be Transport Layer Security (TLS). In this TFG we integrate and evaluate some modern and post-quantum algorithms, implemented with Intel SIMD instructions, in TLS 1.3. Finally, we implement and evaluate the Falcon-512 algorithm with SIMD ARM instructions.