Design of a Voltage Controlled Delay line using a 65nm CMOS technology
Tutor/a - Director/a
Estudiante
Cerro Miñana, Carlos
Tipo de documento
Trabajo final de grado
Fecha
2023
rights
Acceso abierto
Editorial
Universitat Politècnica de Catalunya
UPCommons
Resumen
The objective of this work is to develop a high-performance digital circuit that can provide delayed versions of an original clock signal, with precious delays and robust signals. To achieve this, we have designed and simulated several circuit prototypes using electronic design automation tools. We use advanced simulation techniques to optimise circuit performance, taking into account process, voltage, and temperature variations. The results obtained show that, through adjustments in the size of the circuit elements, we can obtain different clock signals from the original one for synchronisation. However, due to the use of non-linear delay elements, we do not always get a constant result. To address this challenge, a control circuit was designed with a phase detector and a feedback loop to adjust and stabilise the delay signal.
El objetivo de este trabajo es desarrollar un circuito digital de alto rendimiento que pueda proporcionar versiones retrasadas de una señal de reloj original, con preciosos retrasos y señales robustas. Para lograrlo, hemos diseñado y simulado varios prototipos de circuitos utilizando herramientas de automatización de diseño electrónico. Utilizamos técnicas de simulación avanzadas para optimizar el rendimiento del circuito, teniendo en cuenta las variaciones de proceso, voltaje y temperatura. Los resultados obtenidos muestran que, mediante ajustes en el tamaño de los elementos del circuito, podemos obtener señales de reloj diferentes a la original para la sincronización. Sin embargo, debido al uso de elementos de retardo no lineales, no siempre obtenemos un resultado constante. Para abordar este desafío, se diseñó un circuito de control con un detector de fase y un circuito de retroalimentación para ajustar y estabilizar la señal de retardo.
L'objectiu d'aquest treball és desenvolupar un circuit digital d'alt rendiment que pugui proporcionar versions retardades d'un senyal de rellotge original, amb retards preciosos i senyals robusts. Per aconseguir-ho, hem dissenyat i simulat diversos prototips de circuits mitjançant eines d'automatització de disseny electrònic. Utilitzem tècniques de simulació avançades per optimitzar el rendiment del circuit, tenint en compte les variacions de procés, voltatge i temperatura. Els resultats obtinguts mostren que, mitjançant ajustos en la mida dels elements del circuit, podem obtenir senyals de rellotge diferents de l'original per a la sincronització. Tanmateix, a causa de l'ús d'elements de retard no lineals, no sempre obtenim un resultat constant. Per fer front a aquest repte, es va dissenyar un circuit de control amb un detector de fase i un bucle de retroalimentació per ajustar i estabilitzar el senyal de retard.
